1.可编程逻辑块是FPGA的基本逻辑构造单元。按照逻辑功能块的大小不同,可将FPGA分为
细粒度结构 和 粗粒度结构 。 4.在可编程器件介绍、设计以及应用文献中,英文简写使用越来越广泛,如ASIC指专用集成电路,LSI指大规模集成电路,GAL指 通用阵列逻辑 ,CPLD指 复杂可编程逻辑器件 。
1.可编程逻辑器件按照编程次数来分,可编程逻辑器件又可分为
一次性编程和可多次编程
2.FPGA一般由三种可编程电路和一个用于存放编程数据存储器SRAM组成。这三种可
编程电路是: 可编程逻辑器件 、输入/输出模块 和 分布式互连资源 。 3.MAX700系列器件,每个LAB含有 个共享扩展项。FLEX 10K系列器件主要由 嵌入式阵列 、逻辑阵列、逻辑单元、FastTrack互连和最大用户I/O引脚 等构成。
4.在可编程器件介绍、设计以及应用文献中,英文简写使用越来越广泛,如ASIC指专用集成电路,LSI指大规模集成电路,GAL指 通用阵列逻辑 ,CPLD指可编程逻辑器件 。
7.在可编程器件介绍、设计以及应用文献中,英文简写使用越来越广泛,如ASIC指专用集成电路,LSI指大规模集成电路,PAL指 可编程逻辑阵列 ,FPGA指 现场可编程门阵列
简答题
1. 简述熔丝编程技术原理?
编程时,如果需要某处存放信息“0”,则只要按地址提供一定的脉冲电流,将该处熔丝烧断即可。
而未熔断熔丝的地方即表示存放了信息“1”。
2. 基于EPROM、E2PROM和快闪(Flash)存储器的可编程器件的优点是什么?基于SRAM
的可编程器件的缺点是什么?
基于EPROM、E2PROM和快闪(Flash)存储器的可编程器件是可多次编程和修改,属于非易失性的,
基于SRAM的可编程器件是易失性的
3. 什么是边界扫描测试技术?它解决什么问题?
边界扫描测试技术即BST技术,是指在器件中嵌入测试专用的边界扫描电路,以全新的虚拟探针,
代替传统的物理探针,有效的提高了器件和电路的可测性。
4. 什么是在系统可编程技术?它有什么特点?
指电路板上的空白器件可以变成写入最终用户代码,而不需要从电路板上取下器件,
已经进行的器件可以用isp方式擦除活编程。优点:isp技术的优势是不需要编程就可以 进行单片机的实验和开发,单片机芯片可以直接焊接在电路板上,调试结束即成成品, 免去调试由于频繁地插入取出芯片和电路板带来的不便。
5. 使用流程图的形式表示出可编程逻辑器件(电路级)设计流程。 6. 现场单次可编程技术有哪些?各有什么优缺点? 7.
程序设计
1. 试采用AHDL语言实现4-1数据选择器(输入输出均高电平有效)。 Subdesign sweet41 (s1,s0: input;
D[3..0]: input; Y:output;) Begin
If (s1=='0')and (s0=='0' )then y=d0; Elsif (s1=='0')and (s0=='1')then y=d1; Elsif ( s1=='1')and (s0=='0' )then y=d2; Els y=d3; End if; End ;
2. 试采用AHDL语言设计一个8/3优先编码器器。 Sundesign sweet83
(k7,k6,k5,k4,k3,k2,k1,k0:input; D2,1d1,d0:output;) Begin
If (k0=='1') then d[]=0; Elsif (k7=='1' )then d[]=7; End if; End;
3. 试采用VHDL语言实现三人表决器。 Library ieee;
Use ieee.std_logic_11.all; Entity sweet is
Port(a,b,c:in std_logic; Y:out std_logic); End sweet;
Architecture fly of sweet is Process(a,b,c) Begin
If (a='1')and( b='1')then y=1;
Elsif (a='1')and( b='1' )and (c='1') then y=1; Else y=0; End if;
End process; End fly;
4. 设计一位十进制加法计数器。 MODULE count10 declarations
q3,q2,q1,q0 PIN ISTYPE 'reg'; clk,cd PIN;
count = [q3..q0]; EQUATIONS
count.clk = clk; count.ar = cd;
WHEN (count==9) THEN count := 0; ELSE count := (count.fb+1); END count10
5、三比特格雷码加/减计数器状态图如图8 所示。X为输入控制变量,X=1时计数器加,X=0时计数器减,请用ABEL-HDL语言的状态图法设计该计数器(测试向量部可选)。 Module fly Declarations Cp,x pin;
A,b,c pin istype 'reg'; Q=[a,b,c];
A=[0,0,0]; b=[0,0,1]; c=[0,1,1]; d=[0,1,0]; E=[1,1,0]; f=[1,1,1]; g=[1,0,1]; h=[1,0,0]; Equations Q.clk=cp;
State_diagram q
State: a case(x==11) :b; (x==01) :h; End case;
State :h case(x==11):a; (x==01);g; End case; End
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