时序分析

转载]静态时序分析与动态时序分析

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IC时序验证用两种方法实现：一是动态时序分析，即根据电路中提取的延时参数，通过仿真软件动态的仿真电路以验证时序是否满足要求。二是静态时序分析，即通过分析设计中所有可能的信号路径以确定时序约束是否满足时序规范。

动态时序分析的时序确认通过仿真实现，分析的结果完全依赖于验证工程师所提供的激励。不同激励分析的路径不同，也许有些路径（比如关键路径）不能覆盖到，当设计规模很大时，动态分析所需要的时间、占用的资源也越来越大。

静态时序分析根据一定的模型从网表中创建无向图，计算路径延迟的总和，如果所有的路径都满足时序约束和规范，那么认为电路设计满足时序约束规范。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合大规模的电路设计验证。对于同步设计电路，可以借助于静态时序分析工具完成时序验证的任务。

基于NanoTime的模拟IP时序验证和模型提取 2011-02-20 21:45:21| 分类： 模拟知识 | 标签：时序 nanotime 模拟 timing 时钟 |举报 |字号大中小 订阅 刘杰, 王国玺，夏君，孙永升，刘泰源 liujie@hisilicon.com

深圳市海思半导体有限公司

Abstract

Analog and Mixed-signal IPs’ sign-off and accurate timing library generation have been long time bottleneck. As the process geometries shrink to 65, 40 and 28-nanometers, so many nanometer effects impact timing. The available timing margins are diminished. It becomes necessary to generate accurate and functional timing models for the analog and mixed-signal IPs to be able to accurately integrate into SOC design flow. This paper introduced analog IP timing validation and Library extraction using NanoTime. The description based on one of our key mixed-signal SOC project with 65nm technology. The NanoTime hierarchical flow of STA/ETM and the seamless interaction with PrimeTime has been adopted. By improving the timing model accuracy and functionality, timing margins become more realistic and timing convergence becomes less complex. The accuracy of the generated timing libraries is acceptable with proved within 5% correlation comparing with dynamic simulation results of golden HSPICE.

Key Words: Analog IP, Tx-STA, ETM, Timing Library, NanoTime, PrimeTime

摘要

模拟和混合信号IP的签核及完整可信时序模型的提取一直是业界难题。随着半导体工艺特征尺寸缩小到65nm、40nm及28nm，纳米效应对电路时序的影响已经不可忽视。电路设计时的时序裕量越来越小。产生精确和功能完善的IP时序模型对于SOC 设计流程

顺利精确的进行变得至关重要。本文主要介绍了使用NanoTime对模拟和混合信号IP进行晶体管级的时序分析（TX-STA）和时序模型的提取（ETM），以及NanoTime与PrimeTime无缝对接实现SOC全芯片Timing Sign-off的流程。本文以基于65nm工艺的一个大规模混合信号SOC关键项目为实例。SOC设计流程通过优化模拟IP时序模型的功能和精度，时序裕量可以变得宽松因而时序收敛不再那么耗时耗力。这样可以大大降低项目开发的风险。经过与HSPICE动态仿真的结果对比，NanoTime提取的时序模型精度是可以接收的，两者偏差在5%以内。

关键字： 模拟IP, 晶体管级STA, ETM, 时序模型, NanoTime, PrimeTime

1.传统模拟IP交付方式面临的挑战

在传统的模拟IP集成进数字系统的项目中，通常采用接口时序过约束，甚至忽略某些时序路径的方式来进行时序收敛，前者因为过设计在面对更高性能要求时显得为力，而后者（或其他对模拟模块基本信息的不当描述）则会造成明显的集成风险。同时上述的IP集成方式通常会占据数字和模拟工程师大量的时间进行接口时序的讨论，对接口时序的理解不一致还常常会造成IP交付过程的迭代，结果影响整个项目的开发进度。

本文基于一款65nm CMOS工艺的大规模Mixed-signal SOC （System On Chip）芯片的设计流程。该芯片采用并行高速接口与对接芯片进行数据通信，接口速率超过800Mbps，接口数据位宽超过30bit。由于并行接口数目众多，电路功能复杂造成整个电路规模很大；深亚微米器件显著的二阶效应、较长的并行数据/时钟传播路径引起的时序不确定性增加；高速的数模接口数据速率造成该项目的时序十分紧张。与几乎所有项目都会遇到的问题一样，芯片的开发周期十分紧迫。因此我们需要在短期内开发整个模拟IP模块具有完整IP功能端口信息和各种PVT条件下准确的数模接口时序信息的Liberty libraries

文件，以便数字流程可以精确的实现全芯片的STA签核(sign-off)且数字后端(Place & Routing)能够快速，准确的完成模拟IP集成，并将IP集成风险降到最低。经过细致的咨询与评估，我们选择了Synopsys的NanoTime 来应对和解决以上挑战。

2.NanoTime 工具应用及其基本流程介绍

2.1 NanoTime 应用场景介绍

NanoTime 是Synopsys公司新一代的晶体管级静态时序分析工具。它集对晶体管级全定制模块电路完整的静态时序验证（包括SI分析）和产生该模块电路.lib文件等强大功能于一身。通过自动生成合乎Liberty语法规范格式的timing library文件， IP设计用户可以根据应用实际情况自由的设置输入端口信号transition和输出端口负载。根据设置值在lib文件中查表即可获取该模块内部准确的时序信息以完成IP集成后的时序检查。

NanoTime定位于全定制数字逻辑电路的静态时序分析和timing library生成，因此其拥有强大的逻辑电路拓扑识别能力，可自动识别诸如：inverter、mux、xor、nand、nor、 clockgate、turnoff、cross_coupled、latch、precharge、feedback、weak_pullup等大多数常见的电路结构，对于部分复杂的电路如latch、ram、flip-flop，可以借助某些命令加以识别，例如 mark_latch、mark_flip_flop、mark_register_file 等。在识别这些逻辑电路并设置了时序约束和工作条件后，NanoTime会提取所有的数据和时钟路径的延迟信息（trace path）并会根据客户设置的时序约束（constrain）对内部的时序电路如，latch、DFF等进行setup/hold，recovery /remove等检查。

图1 NanoTime的基本功能

复杂模拟电路拓扑结构的工具自动识别和静态时序分析仍是业界难题。纯粹的复杂模拟电路内部的时序信息暂时还无法通过NanoTime的提取出现在生成的*.lib/*.db文件中，但是对于一个mixed-signal SOC项目中模拟和混合信号IP集成流程所必须的*.lib文件需求来说，这种并非一个不能解决的问题。在本文下面的章节中将结合我们的项目实例介绍如果通过合理划分模拟和混合信号IP中的数模接口电路、选择合理的时钟参考点等方式来进行整个IP的晶体管级STA分析（Timing Validation）以及产生对应的timing library（ETM）。

2.2 NanoTime 的基本流程

一个完整的电路模块时序分析和模型提取流程如图2所示，它包含一系列的阶段：模块电路网表生成和读取阶段，电路时钟传播和拓扑识别阶段，时序约束阶段，时序路径提取和仿真阶段，时序报告分析阶段和.lib文件生成阶段。NanoTime提供一个基于Tcl的操作界面进行命令输入、脚本编写和结果查看。其命令和操作方式与PrimeTime一致。

图2 NanoTime 时序分析和Timing model提取流程

需要说明的是以上的各个阶段必须以一定的顺序进行，只有前一阶段成功的完成（在NanoTime中通常以命令执行后返回值为1表示），下一阶段才能够开始，但在一个特定

的阶段内部，tcl 语句的前后顺序并无特殊要求。在图2中以椭圆形框图表示NanoTime分析流程中的各个阶段，以菱形框图表示一个完整分析流程中必须要通过的关键命令，而矩形框中则提供了一些当上述关键命令不能通过时的debug思路。

NanoTime 支持两种分析流程，Flatten Analysis flow 和 Hierarchical Analysis flow，前者会将输入的网表“打平”，会对网表中所有时序路径上的器件进行仿真，因而相对耗时较多，比较适合用于较小的底层模块的时序分析和lib生成。根据我们的经验，当我们需要对一个大的模拟IP进行数模混合集成时序分析时，建议采用Hierarchical Analysis flow，这样能带来以下好处：

1）可以大大减少整个流程中debug工作量：底层电路由于规模较小，其时序收敛和lib文件生成流程中错误相对容易找到根因并解决，在NanoTime中调用底层电路模块的.lib/.db进行顶层电路的时序分析和顶层电路.lib文件生成的整个流程会通畅很多。

2）可以大大减少拓扑分析、寄生参数反标、时序仿真等步骤所耗费的时间：例如，若整个IP中调用了10000个相同的flip-flop，如果采用 Flatten分析流程会对这一万个flip-flop都进行拓扑识别，进行1万次的内部时序的仿真计算，同时进行寄生参数反标的寄生参数网表（spf/dspf/spef）也会很大导致寄生参数的提取和反标时间非常长。

因而我们在进行混合信号SOC芯片大的Mixed-signal IP集成时序分析和*.lib文件生成时，选择Hierarchical Analysis flow来加快时序收敛，减少项目开发周期。NanoTime的Hierarchical Analysis flow 可以跟PrimeTime无缝链接，如图3所示。Top-down（PrimeTime SDC Constraints to NanoTime）和Bottom-up (NanoTime Export Model to PrimeTime) 相结合的流程实现了定制IP在SOC芯片中的精确集成。