计算机组成原理期末试卷及答案(1-6套)

一． 选择题 (每小题1分，共10分)

1．计算机系统中的存贮器系统是指______。 A RAM存贮器 B ROM存贮器 C 主存贮器

D cache、主存贮器和外存贮器

2．某机字长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数为______。

A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 3．算术 / 逻辑运算单元74181ALU可完成______。 A 16种算术运算功能 B 16种逻辑运算功能

C 16种算术运算功能和16种逻辑运算功能 D 4位乘法运算和除法运算功能 4．存储单元是指______。

A 存放一个二进制信息位的存贮元 B 存放一个机器字的所有存贮元集合 C 存放一个字节的所有存贮元集合 D 存放两个字节的所有存贮元集合；

5．相联存贮器是按______进行寻址的存贮器。

A 地址方式 B 堆栈方式 C 内容指定方式 D 地址方式与堆栈方式 6．变址寻址方式中，操作数的有效地址等于______。 A 基值寄存器内容加上形式地址（位移量） B 堆栈指示器内容加上形式地址（位移量） C 变址寄存器内容加上形式地址（位移量） D 程序记数器内容加上形式地址（位移量） 7．以下叙述中正确描述的句子是：______。

A 同一个CPU周期中，可以并行执行的微操作叫相容性微操作 B 同一个CPU周期中，不可以并行执行的微操作叫相容性微操作 C 同一个CPU周期中，可以并行执行的微操作叫相斥性微操作 D 同一个CPU周期中，不可以并行执行的微操作叫相斥性微操作 8．计算机使用总线结构的主要优点是便于实现积木化，同时______。 A 减少了信息传输量 B 提高了信息传输的速度 C 减少了信息传输线的条数 D 加重了CPU的工作量

9．带有处理器的设备一般称为______设备。

A 智能化 B 交互式 C 远程通信 D 过程控制

10.某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数 据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储 N 个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每

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秒______次中断请求。

A．N / （NX + Y） B. N / （X + Y）N C .min[1 / X ,1 / Y] D. max[1 / X ,1 / Y]

二． 填空题（每小题3分，共15分）

1．存储A.______并按B.______顺序执行，这是C.______型计算机的工作原理。

2．移码表示法主要用于表示A.______数的阶码E，以利于比较两个B.______的大小和 C.______操作。

3．闪速存储器能提供高性能、低功耗、高可靠性及A.______能力，为现有的B.______体 系结构带来巨大变化，因此作为C.______用于便携式电脑中。

4．微程序设计技术是利用A.______方法设计B.______的一门技术。具有规整性、可维护 性、C .______等一系列优点。 5．衡量总线性能的重要指标是A.______，它定义为总线本身所能达到的最高B.______。PCI 总线的带宽可达C.______。

三.（10分）设机器字长32位，定点表示，尾数31位，数符1位，问：

（1）定点原码整数表示时，最大正数是多少？最小负数是多少？ （2）定点原码小数表示时，最大正数是多少？最小负数是多少？

四．（9分）设存储器容量为32字，字长位，模块数m = 4，分别用顺序方式和交叉方

式进行组织。存储周期T = 200ns,数据总线宽度为位，总线周期τ = 50ns .问顺序存储器和交叉存储器的带宽各是多少？

五．（9分）指令格式如下所示，OP为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0 OP

源寄存器 变址寄存器 偏移量 六．（9分）已知某机采用微程序控制方式，其控制存储器容量为512×48（位），微程序在

整个控制存储器中实现转移，可控制的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示： 微命令字段 判别测试字段 下地址字段 ←操作控制→ ←—————— 顺序控制 ————————→

（1） 微指令中的三个字段分别应多少位？

（2） 画出对应这种微指令格式的微程序控制器逻辑框图。

七．（9分）画出PCI总线结构图，说明三种桥的功能。

八．（9分）某机用于生产过程中的温度数据采集， 每个采集器含有8位数据缓冲寄存器

一个，比较器一个，能与给定范围比较，可发出“温度过低”或“温度过高”的信

号，如图B1.1所示。主机采用外设单独编址，四个采集器公用一个设备码，共用一

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个接口，允许采用两种方式访问：

（1） 定期巡回检测方式，主机可编程指定访问该设备中的某一采集器。

（2） 中断方式，当采集温度比给定范围过底或过高时能提出随机中断请求，主机应能

判别是哪一个采集器请求，是温度过低或过高。

请拟定该接口中有哪些主要部件（不要求画出完整的连线图），并概略说明在两 种方式下的工作原理。

图B1.1

九．（10分）机动题 十．（10分）机动题

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本科生期末试卷一答案

一． 选择题

1. D 2. B 3. C 4. B 5. C 6. C 7. A、D 8. C 9. A 10. A

二． 填空题

1. A.程序 B.地址 C.冯·诺依曼

2. A.浮点 B.指数 C.对阶

3. A. 瞬时启动 B.存储器 C.固态盘 4. A.软件 B.操作控制 C.灵活性

5. A.总线带宽 B.传输速率 C.2MB / S 三． 解：（1）定点原码整数表示：

最大正数： 0 111 111 111 111 111 111 111 111 111 1111

数值 = （231 – 1）10

最小负数： 1 111 111 111 111 111 111 111 111 111 1111 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 2-31 ）10 最小负数值 = -（1 – 2-31 ）10

四． 解：信息总量： q = 位 ×4 =256位

顺序存储器和交叉存储器读出4个字的时间分别是：

t2 = m T = 4×200ns =8×10–7 (s)

t1 = T + (m – 1)τ = 200 + 3×50 = 3.5 ×10–7 (s) 顺序存储器带宽是：

W1 = q / t2 = 32 ×107 （位/ S） 交叉存储器带宽是：

W2 = q / t1 = 73 ×107 （位/ S） 五． 解：（1）操作码字段为6位，可指定 26 = 种操作，即条指令。

（2）单字长（32）二地址指令。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由变址寄 存器内容 + 偏移量决定），所以是RS型指令。 （4）这种指令结构用于访问存储器。 六． 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，

故该字段为4位（如采用字段译码只需3位），下地址字段为9位，因此控制存储器容量为512个单元，微命令字段是（ 48 – 4 - 9 ）= 35 位。

（2）对应上述微指令格式的微程序控制器逻辑框图如B1.2如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），转移逻辑输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。

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图B1.2

七． 解：PCI总线结构框图如图B1.3所示：

图.B1.3

PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结构中，桥起着重要作用： （1） 它连接两条总线，使总线间相互通信。

（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间

上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。

（3） 利用桥可以实现总线间的猝发式传送。

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八． 解：数据采集接口方案设计如图B1.4所示。

现结合两种工作方式说明上述部件的工作。 （1）定期巡检方式

主机定期以输出指令DOA、设备码；（或传送指令）送出控制字到A寄存器，其中用四位分别指定选中的缓冲寄存器（四个B寄存器分别与四个采集器相应）。然后，主机以输入指令DIA、设备码；（或传送指令）取走数据。 （2）中断方式

'

比较结果形成状态字A ，共8位，每二位表示一个采集器状态：00 正常 ，01 过

'

低 ，10 过高。有任一处不正常（A 中有一位以上为“1”）都将通过中断请求逻辑（内含请求触发器、屏蔽触发器）发出中断请求。中断响应后，服务程序以DIA、设备码；或传送指令）取走状态字。可判明有几处采集数据越限、是过高或过低，从而转入相应处理。

图B1.4 九． 十．

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本科生期末试卷 二

一．选择题（每小题1分，共10分）

1 六七十年代，在美国的______州，出现了一个地名叫硅谷。该地主要工业是______

它也是______的发源地。

A 马萨诸塞 ，硅矿产地，通用计算机 B 加利福尼亚，微电子工业，通用计算机

C加利福尼亚，硅生产基地，小型计算机和微处理机 D加利福尼亚，微电子工业，微处理机

2 若浮点数用补码表示，则判断运算结果是否为规格化数的方法是______。

A 阶符与数符相同为规格化数 B 阶符与数符相异为规格化数

C 数符与尾数小数点后第一位数字相异为规格化数 D数符与尾数小数点后第一位数字相同为规格化数

3 定点16位字长的字，采用2的补码形式表示时,一个字所能表示的整数范围是

______。

A -215 ~ +（215 -1） B -（215 –1）~ +（215 –1） C -（215 + 1）~ +215 D -215 ~ +215

4 某SRAM芯片，存储容量为K×16位，该芯片的地址线和数据线数目为______。

A ，16 B 16， C ，8 D 16，16 。

5 交叉存贮器实质上是一种______存贮器，它能_____执行______的读写操作。

A 模块式，并行，多个 B 模块式串行，多个 C 整体式，并行，一个 D 整体式，串行，多个 6 用某个寄存器中操作数的寻址方式称为______寻址。

A 直接 B 间接 C 寄存器直接 D 寄存器间接 7 流水CPU 是由一系列叫做“段”的处理线路所组成，和具有m个并行部件的CPU

相比，一个 m段流水CPU______。

A 具备同等水平的吞吐能力 B不具备同等水平的吞吐能力 C 吞吐能力大于前者的吞吐能力 D吞吐能力小于前者的吞吐能力 8 描述PCI总线中基本概念不正确的句子是______。

A HOST 总线不仅连接主存，还可以连接多个CPU B PCI 总线体系中有三种桥，它们都是PCI 设备

C 以桥连接实现的PCI总线结构不允许许多条总线并行工作 D 桥的作用可使所有的存取都按CPU 的需要出现在总线上 9 计算机的外围设备是指______。

A 输入/输出设备 B 外存储器

C 远程通信设备 D 除了CPU 和内存以外的其它设备 10 中断向量地址是：______。

A 子程序入口地址 B 中断服务例行程序入口地址 C中断服务例行程序入口地址的指示器 D 中断返回地址

二. 填空题 （每题3分，共15分）

1 为了运算器的A. _____，采用了B. _____进位，C. _____乘除法和流水线等并行措施。 2 相联存储器不按地址而是按A. ______访问的存储器，在cache中用来存放B. ______，在虚拟存储器中用来存放C. ______。

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3 硬布线控制器的设计方法是：先画出A. ______流程图，再利用B. ______写出综合逻辑表达式，然后用C. ______等器件实现。

4 磁表面存储器主要技术指标有A.______，B. ______，C. ______，和数据传输率。 5 DMA 控制器按其A. ______结构，分为B. ______型和C. ______型两种。 三． （9分）求证：[X]补+ [ Y ]补 = [ X + Y ]补 （mod 2）

四． （9分）某计算机字长32位，有16个通用寄存器，主存容量为1M字，采用单字

长二地址指令，共有条指令，试采用四种寻址方式（寄存器、直接、变址、相对）设计指令格式。

五． （9分）如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放在相联

存贮器中，其中容量为8个存贮单元。问：

（1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？ （2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？ （3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？ 页号 33 25 7 6 4 15 5 30 该页在主存中的起始地址 42000 38000 96000 60000 40000 80000 50000 70000 虚拟地址 页号 页内地址 1

2

3

15 7 48

0516 0128 0324 图B2.1

六． （10分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器，

SA 、SB为16位暂存器，4个通用寄存器由D触发器组成，Q端输出， 其读写控制如下表所示：

读控制 写控制 R0 RA0 RA1 1 1 1 1 0

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0 0 1 1 x 0 1 0 1 x 选择 R0 R1 R2 R3 不读出

W 1 1 1 1 0 WA0 0 0 1 1 x WA1 0 1 0 1 x 选择 R0 R1 R2 R3 不写入 要求：（1）设计微指令格式。

（2）画出ADD，SUB两条指令微程序流程图。 七． （9分）画出单机系统中采用的三种总线结构。

八． （9分）试推导磁盘存贮器读写一块信息所需总时间的公式。

图B2.2

九． 十．

（10分）机动题 （10分）机动题

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本科生期末试卷二答案 一．选择题

1. D 2. C 3. A 4. D 5. A 6. C 7. A 8. C 9. D 10. C 二． 填空题

1. A.高速性 B.先行 C.阵列。

2. A.内容 B.行地址表 C.页表和段表。

3. A.指令周期 B.布尔代数 C.门电路、触发器或可编程逻辑。 4. A.存储密度 B.存储容量 C.平均存取时间。 5. A.组成结构 B.选择 C.多路。 三． 解：（1）x > 0 , y > 0 , 则x + y > 0

[X]补+ [ Y ]补 = x + y =[ X + Y ]补 （mod 2） (2) x > 0 , y < 0 , 则x + y > 0 或x + y < 0

因为 [X]补= x , [ Y ]补 = 2 + y

所以[X]补+ [ Y ]补 = x + 2 + y = 2 + （x + y）

当x+y>0时，2+(x+y)>2，进位2必丢失，又因(x+y)>0,所以

[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2） 当x+y<0时，2+(x+y)<2，又因(x+y)<0,所以

[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2）

（3）x < 0 , y > 0 , 则x + y > 0 或x + y < 0

这种情况和第2种情况一样，把x和y的位置对调即得证。 （4）x < 0 , y < 0 , 则x + y < 0

因为 [X]补= 2 + x , [ Y ]补 = 2 + y

所以[X]补+ [ Y ]补 = 2 + x + 2 + y = 2 + （2 + x + y）

上式第二部分一定是小于2大于1 的数，进位2必丢失，又因（x+y）<0

所以[X]补+ [ Y ]补 = 2 + （x + y）= [ X + Y ]补 （mod 2） 四．解：条指令需占用操作码字段（OP）6位，源寄存器和目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：

31 26 25 22 21 18 17 16 15 0 OP 目标 源 X D 寻址模式定义如下： X= 0 0 寄存器寻址 操作数由源寄存器号和目标寄存器号指定 X= 0 1 直接寻址 有效地址 E= (D)

X= 1 0 变址寻址 有效地址 E= (Rx)＋D X= 1 1 相对寻址 有效地址 E=（PC）＋D 其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。该指令格式可以实现RR型，RS型寻址功能。 五．解：（1） 用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中

的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。

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（2） 主存实地址码 = 96000 + 0128 = 96128 （3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号

为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。

如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

六．解：微命令字段共12位，微指令格式如下：

1 2 1 2 1 1 1 1 1 1 R RA0RA1 w WA0WA1 LDSA LDSB SB->ALU SB->ALU CLR ~ P下址字字段 段

各字段意义如下：

R— 通用寄存器读命令 W—通用寄存器写命令

.RA0RA1—读R0—R3的选择控制。 WA0WA1—写R0—R3的选择控制。 LDSA—打入SA的控制信号。 LDSB—打入SB的控制信号。

SB->ALU—打开非反向三态门的控制信号。

SB->ALU—打开反向三态门的控制信号，并使加法器最低位加1。 CLR－暂存器SB清零信号。

~ —— 一段微程序结束，转入取机器指令的控制信号。

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（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。

七．三种系统总线结构如图B2.4所示，从上到下为单总线，双总线，三总线：

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图B2.4

八．解：设读写一块信息所需总时间为T，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：T=Ts＋TL＋Tm。

假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。 又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。

TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得： T=Ts＋1/2r＋n/rN 秒

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本科生期末试卷 三

一． 选择题（每小题1分，共10分）

1．冯·诺依曼机工作的基本方式的特点是______。 A 多指令流单数据流

B 按地址访问并顺序执行指令 C 堆栈操作

D 存贮器按内容选择地址

2．在机器数______中，零的表示形式是唯一的。

A 原码 B 补码 C 移码 D 反码

3．在定点二进制运算器中，减法运算一般通过______来实现。 A 原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器

4. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是______。 A 4MB B 2MB C 2M D 1M

5． 主存贮器和CPU之间增加cache的目的是______。

A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量

C 扩大CPU中通用寄存器的数量

D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量

6． 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需

采用______。

A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式 7． 同步控制是______。

A 只适用于CPU控制的方式 B 只适用于外围设备控制的方式 C 由统一时序信号控制的方式

D 所有指令执行时间都相同的方式

8．描述 PCI 总线中基本概念不正确的句子是______。 A. PCI 总线是一个与处理器无关的高速外围总线 B. PCI总线的基本传输机制是猝发式传送 C. PCI 设备一定是主设备

D. 系统中只允许有一条PCI总线 9． CRT的分辨率为1024×1024像素，像素的颜色数为256，则刷新存储器的容量为______。

A 512KB B 1MB C 256KB D 2MB

10．为了便于实现多级中断，保存现场信息最有效的办法是采用______。 A 通用寄存器 B 堆栈 C 存储器 D 外存

二． 填空题（每小题3分，共15分）

1． 数的真值变成机器码可采用A. ______表示法，B. ______表示法，C.______表示法，移 码表示法。

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2． 形成指令地址的方式，称为A.______方式，有B. ______寻址和C. ______寻址。

3. CPU从A. ______取出一条指令并执行这条指令的时间和称为B. ______。由于各种指 令的操作功能不同，各种指令的指令周期是C. ______。

4. 微型机的标准总线从16位的A. ______总线，发展到32位的B. ______总线和C. ______总线，又进一步发展到位的PCI总线。

5．VESA标准是一个可扩展的标准，它除兼容传统的A. ______等显示方式外，还支持B. ______像素光栅，每像素点C. ______颜色深度。

三.（9分）已知 x = - 0.01111 ，y = +0.11001，

求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？

四.（9分）假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共

有12指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。

五.（9分）某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M，请提

出一种可能方案。

六. (10分)图B3.1所示的处理机逻辑框图中，有两条的总线和两个的存贮器。已

知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536

字（字长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。

图B3.1

设处理机指令格式为：

17 10 9 0 OP X 加法指令可写为“ADD X（R1）”。其功能是（AC0） + （（Ri） + X）→AC1，其中（（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。

七. （9分）总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出

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读数据的时序图来说明。

八.（9分）图B3.2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重

中断？并分析图B3.2的中断过程。

九. （10分）机动题 十. （10分）机动题

图B3.2

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本科生期末试卷三答案

一． 选择题

1 B 2 B,C 3 D 4 C 5 A 6 C 7 C 8 C, D 9 B 10 B

二． 填空题

1. A.原码 B.补码 C.反码 2. A.指令寻址 B.顺序 C.跳跃

3. A.存储器 B.指令周期 C.不相同的 4. A.ISA B.EISA C.VISA

5. A.VGA B.1280×1024 C.24位

三．解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111

[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000

所以： x + y = +0.01010 因为符号位相异，结果发生溢出

四．解：由已知条件，机器字长16位，主存容量128KB / 16= K字，因此MAR = 16位，

共12指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。 15 9 5 4 3 2 1 0 OP R1 R2

15 9 8 6 5 3 2 0 OP X R2

D

寻址方式由寻址模式X定义如下： X = 000 直接寻址 E = D（K） X = 001 立即数 D = 操作数

X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D）

X = 101 变址寻址 E = RX + D ，RX = 10位

五．解：可采用多体交叉存取方案，即将主存分成8个相互、容量相同的模块M0，

M1，M2，…M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3：

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图B3.3

CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。

六．解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自

AC0，另一个

操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4，相应的微操作控制信号列在框图外。

图B3.4

七．解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错

误报告），如图B3.5所示：

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图B3.5

八．解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序

运行于最低优先权（优先权为6）。

图B3.2中出现了4重中断。中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。

图B3.2中，优先权3的服务程序被中断2次。而优先权5的中断未产生。

九． 十．

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本科生期末试卷 四

一． 选择题（每小题1分，共 10分）

1. 现代计算机内部一般采用二进制形式，我国历史上的______即反映了二值逻辑的

思想，它最早记载在______上，距今已有约______千年。 A. 八卦图、论衡、二 B. 算筹、周脾算经、二 C. 算筹、九章算术、一 D.八卦图、周易、三

2. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整数范围是______。 A .–128 ~ +127 B. –127 ~ +127 C. –129 ~ +128 D.-128 ~ +128 3.下面浮点运算器的描述中正确的句子是：______。 A. 浮点运算器可用阶码部件和尾数部件实现 B. 阶码部件可实现加、减、乘、除四种运算 C. 阶码部件只进行阶码相加、相减和比较操作 D. 尾数部件只进行乘法和减法运算

4. 某计算机字长16位，它的存贮容量是KB，若按字编址，那么它的寻址范围是______

A. K B. 32K C. KB D. 32 KB

5. 双端口存储器在______情况下会发生读/写冲突。 A. 左端口与右端口的地址码不同 B. 左端口与右端口的地址码相同 C. 左端口与右端口的数据码不同 D. 左端口与右端口的数据码相同

6. 寄存器间接寻址方式中，操作数处在______。

A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 7. 微程序控制器中，机器指令与微指令的关系是______。 A. 每一条机器指令由一条微指令来执行

B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行 D. 一条微指令由若干条机器指令组成

8. 描述 PCI 总线中基本概念正确的句子是______。 A. PCI 总线是一个与处理器无关的高速外围总线 B. PCI总线的基本传输机制是猝发式传送 C. PCI 设备一定是主设备

D. 系统中只允许有一条PCI总线

9. 一张3.5寸软盘的存储容量为______MB，每个扇区存储的固定数据是______。 A. 1.44MB ，512B B. 1MB，1024B C .2MB， 256B D .1.44MB，512KB 10. 发生中断请求的条件之一是______。

A. 一条指令执行结束 B. 一次 I/O 操作结束 C. 机器内部发生故障 D. 一次DMA 操作结束

二 填空题（每小题3分，共15分）

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1. 2000年超级计算机浮点最高运算速度达到每秒A.______次。我国的B. ______号计

算机的运算速度达到C. ______次，使我国成为美国、日本后第三个拥有高速计算机的国家。

2. 一个定点数由A. ______和B. ______两部分组成。根据小数点位置不同，定点数

有C. ______和纯整数之分。

3. 对存储器的要求是A. ______，B. ______，C. ______。为了解决这三方面的矛盾 计算机采用多级存储体系结构。

4. 当今的CPU 芯片除了包括定点运算器和控制器外，还包括A. ______，B. ______ 运算器和C. ______管理等部件。

5. 每一种外设都是在它自己的A。______控制下进行工作，而A则通过B. ______和

C. ______相连并受C 控制。

三. （9分）设[x]

补

=x0.x1x2…xn 。 求证：x = -x0 +

i1nxi2

-i

四.（9分）已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，

X-Y=？

五.（9分）以知cache 命中率 H=0.98，主存比cache 慢4倍，以知主存存取周期为200ns，

求cache/主存的效率和平均访问时间。

六．（10分）某计算机有微指令I1—I8，每条微指令所包含的微命令控制信号见下表所

示，a—j 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。

七．（9分）参见图，这是一个二维中断系统，请问：

（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 （2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设

备D的中断服务程序，IM0,IM1,IM2的状态又是什么？

（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法

可达到目的？

（4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

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八．（9分） 磁盘、磁带、打印机三个设备同时工作。磁盘以20μ

s的间隔发DMA请求，

磁带以30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。

九．（10分）机动题 十．（10分）机动题

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本科生期末试卷四答案

一. 选择题

1. D 2. A 3. A，C 4. B 5. B

6. B 7. B 8. C 9. A 10.C

二. 填空题

1． A .10000亿次 B. 神威 C. 3840亿

2． A.符号位 B. 数值域 C. 纯小数 3． A.容量大 B. 速度快 C. 成本低 4． A. Cache B. 浮点 C. 存储

5． A.设备控制器 B. 适配器 C. 主机

三．证明：

当 x ≥ 0 时，x0 = 0 ，

[x]补 = 0.x1x2…xn =

ni1 xi 2i =x

-

当 x < 0 时，x0= 1 ，

[x]补 = 1.x1x2…xn = 2+x 所以

x= 1.x1x2…xn - 2 = -1 + 0.x1x2…xn = -1 +

i1n xi 2i

-

综合上述两种情况，可得出：x = -x0 +

i1nxi2

-i

四． 解：[X]

原

=1.01111 [X]补=1.10001 [-X]补=0.01111

[Y]原=0.11001 [Y]补=0.11001  [-Y]补=1.00111 [X]补 11.10001 + [Y]补 00.11001 [X+Y]补 00.01010

X+Y=+0.01010

[X]补 11.10001 + [-Y]补 11.00111 [X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

五．解： R=Tm/Tc=4；Tc=Tm/4=50ns

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E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94 Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。

六．解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合

在一个小组中，进行分组译码。

经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：

01 e 01 b 直接控制 10 f 10 i a c d g 11 h 11 j × × × × × × × × 4位 2位 2位

七．解：

（1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU （2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时

IM0IM1IM2=011。

（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断

允许）标志清“0”，它禁止设备发出中断请求。

（4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第

三级的优先级最高，即令IM3=0即可 。

八．解：答案如图B4.1

图B4.1

九． 十．

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本科生期末试卷 五

一． 选择题（每题1分，共10分）

1．对计算机的产生有重要影响的是：______。 A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷

2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。 A 11001011 B 11010110 C 11000001 D 11001001

3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器

4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。 A 16MB B 2M C 8MB D 16M 5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算

B 进行主存与CPU之间的数据传送

C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序

7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用______来规定。

A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是______。

A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号

D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。

A NRZ0 B NRZ1 C PM D MFM

10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。

A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒

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二． 填空题（每题3分，共15分）

1． Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用 的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。 2． RISC指令系统的最大特点是：A. ______；B. ______;C. ______种类少。只有取数 / 存 数指令访问存储器。 3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。 概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。

4. 软磁盘和硬磁盘的A. ______原理与B. ______方式基本相同，但在C. ______和性能上 存在较大差别。

5．流水CPU是以A. ______为原理构造的处理器，是一种非常B. ______的并行技术。目 前的C. ______微处理器几乎无一例外的使用了流水技术。

三.（9分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数

为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

四.（9分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两

种方式写出C4C3C2C1的逻辑表达式。

（1） 串行进位方式 （2） 并行进位方式

五.（10分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在

A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

图B5.1

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

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六．

（9分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两个

三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：

S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。

图B5.2

七.（9分）集中式仲裁有几种方式？画出请求方式的逻辑图，说明其工作原理。

八.（9分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请

画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。

九. （10分）机动题 十. （10分）机动题

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本科生期末试卷五答案

一． 选择题

1． B 2. D 3. B 4. B 5. B 6． D 7. A 8. A 9.C 、D 10. A 、B 、C

二． 填空题。

1.A.高速缓冲 B.速度 C.指令cache与数据cache

2. A.指令条数少 B.指令长度固定 C.指令格式和寻址方式 3.A.时间 B.空间 C.时间 + 空间并行 4.A.存储 B.记录 C.结构

5.A.时间并行性 B.经济而实用 C.高性能。

三．解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

四．解 ：（1）串行进位方式：

C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1

C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3

C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4

(2) 并行进位方式：

C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。

五．解：根据图

B5.1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空

间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2

2 ：4译码器对A15A14两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ，

y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。

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由此，两组端子的连接方法如下：

1——6， 2——5， 3——7， 8——12， 11——14， 9———13

六．解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设

4位，其中一位判

别测试位：

2位 2位 2位 3位 1位 3位 AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3

←——————————直接控制———————————→ ←——顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。

当P = 1时，对μAR3进行修改后形成下一个微地址。

七．解 ：有三种方式：链式查询方式、计数器定时查询方式、请求方式。

请求方式结构图如图B5.2：

图B5.2

八．解：令中断向量001010为A设备，001011为B设备，001000为C设备，三个设备

的判优识别，逻辑图如图B5.3：

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图B5.3

九． 十．

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本科生期末试卷六

一． 选择题（每小题1分，共10分）

1．完整的计算机应包括______。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ；

D 配套的硬件设备和软件系统 ；

2．用位字长（其中1位符号位）表示定点整数时，所能表示的数值范围是______。 A [ 0，2 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ]

3．四片74181ALU和1片74182CLA器件相配合，具有如下进位传递功能______。 A 行波进位 ；

B 组内先行进位，组间先行进位 ； C 组内先行进位，组间行波进位 ； D 组内行波进位，组间先行进位 ；

4．某机字长32位，存储容量为 1MB，若按字编址，它的寻址范围是______。 A 1M B 512KB C 256K D 256KB

5．某一RAM芯片，其容量为512×8位，包括电源和接地端，该芯片引出线的最小数目应是______。

A 23 B 25 C 50 D 19

6．堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果操作的动作是：（A）→MSP ，（SP）- 1 →SP ，那么出栈的动作应是______。 A （MSP）→A， （SP） + 1→SP ； B （SP） + 1→SP ，（MSP）→A ； C （SP） - 1→SP ，（MSP）→A ； D （MSP）→A ，（SP） - 1→SP ； 7．指令周期是指______。

A CPU从主存取出一条指令的时间 ； B CPU执行一条指令的时间 ；

C CPU从主存取出一条指令加上CPU执行这条指令的时间 ； D 时钟周期时间 ；

8．在______的微型计算机系统中，外设可和主存贮器单元统一编址 ，因此可以不使用I / O指令。

A 单总线 B 双总线 C 三总线 D 多总线 9．在微型机系统中，外围设备通过______与主板的系统总线相连接。 A 适配器 B 设备控制器 C 计数器 D 寄存器

10．CD—ROM光盘的标准播放时间为60分钟。在计算模式1情况下，光盘的存储容量为 ______。

A 601MB B 527MB C 630MB D 530MB

二． 填空题（每小题3分，共15分）

1．按IEEE7标准，一个浮点数由A.______，阶码E ，尾数m 三部分组成。其中阶码E 的值等于指数的B.______加上一个固定C.______。

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2．存储器的技术指标有A.______，B.______，C.______，和存储器带宽。

3．指令操作码字段表征指令的A.______，而地址码字段指示B.______。微小型机多采用 C.______混合方式的指令格式。

4．总线有A.______特性，B.______特性，电气特性，C.______特性。

5．不同的CRT显示标准所支持的最大A.______和B.______数目是C.______的。

三．（10分）设有两个浮点数 N = 2

1

j1

× S1 , N2 = 2 × S2 ,其中阶码2位，阶符1位，

j2

尾数四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2

求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。

四.（10分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM

芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：

（1）若每个摸条为32K×8位，共需几个模块条？ （2）每个模块内共有多少片RAM芯片？

（3）主存共需多少RAM芯片？CPU如何选择各模块条？

图B6.1

五.（9分）已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，

X-Y=？

六.（10分）某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地

址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。 （1）请将各逻辑部件组成一个数据通路，并标明数据流向。 （2）画出“ADD R1，（R2）”指令的指令周期流程图，指令功能是 （R1）+（（R2））→R1。 IR R0 MDR 移位器

PC R1

ALU C R2 M

D R3 MAR

图B6.2

七． 八．

（9分）集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，说明其

工作原理。

（9分）刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分

要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。

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（1） 若显示工作方式采用分辨率为1024×768，颜色深度为3B，帧频（刷新速率）为

72HZ，计算总带宽。

（2） 为达到这样高的刷存带宽，应采取何种技术措施？

九．（9分）机动题 十．（9分）机动题

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本科生期末试卷六答案

一．选择题

1 D 2 B 3 B 4 C 5 D 6 B 7 C 8 A 9 A 10 B

二．填空题

1. A.符号位S B.基值E C.偏移量 2. A.存储容量 B.存储时间 C.存储周期

3. A.操作 ，特征与功能 B.操作数的地址 C.二地址，单地址，零地址 4. A.物理 B.功能 C.时间 5. A.分辨率 B.颜色 C.不同

三．（1）浮点乘法规则：

N1 ×N2 =（ 2 ×S1）× （2 × S2） = 2+ ×（S1×S2）

（2） 码求和： j1 + j2 = 0

（3） 尾数相乘：

被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =

0

0⊕0 = 0。按无符号阵乘法器运算得：N1 ×N2 = 2×0.01100011 （4）尾数规格化、舍入（尾数四位）

（-01）

N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×22

j1

j2

（j1j2）

四．解：（1）由于主存地址码给定18位，所以最大存储空间为2

18

= 256K，主存的最大

容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8 块板。

（2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8 位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。 （3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片RAM芯片。

五． 解：[X]

原

=1.01111 [X]补=1.10001 [-X]补=0.01111

[Y]原=0.11001 [Y]补=0.11001  [-Y]补=1.00111 [X]补 11.10001 + [Y]补 00.11001 [X+Y]补 00.01010  X+Y=+0.01010

[X]补 11.10001 + [-Y]补 11.00111 [X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

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六．解：（1）各功能部件联结成如图所示数据通路：

移位器 IR PC C D R0 R1 R2 R3 MDR ALU +1

MAR

图 B 6.4

（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR

（PC ）→ MAR 取当前指令到IR， M→MDR→IR，（PC）+ 1 PC + 1，为取下条指令做好准备 译码 （ R 1 ）→ C ①取R操作数→C暂存器。

12

（ R 2 ）→ ②R中的内容是内存地址 MAR M → MDR → D ③从内存取出数→D暂存器

（C）+（D）→R1 ④暂存器C和D中的数相加后送R1

图 B 6.5

七．解：有三种方式：链式查询方式，计数器定时查询方式，请求方式。

计数器定时查询方式逻辑结构图如下：

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图 B 6.6

八．解：（1）因为 刷新所需带宽 = 分辨率 × 每个像素点颜色深度 × 刷新速度

所以 1024 × 768 × 3B × 72 / S × 100/50= 324MB / S

（2）为达到这样高的刷存带宽，可采用如下技术措施： 1．使用高速的DRAM芯片组成刷存。 2．刷存采用多体交错结构。

3．刷存内显示控制器的内部总线宽度由32位提高到位，甚至到128位。 4．刷存采用双端口存储器结构，将刷新端口与更新端口分开。

九． 十．

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